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電學資料 / PLD分類

邏輯元件(Logic Device)分成..

一、標準邏輯晶片(Standard Logic Device):種類多,彈性少,成本高,修改困難。如TTLCMOS

二、PLD 可程式邏輯元件(Programmable Logic Device),又分:

1.          SPLD小型/簡單型PLD (Small/Simple PLD):數百閘之內,接腳數在28支內。

.PAL (Programmable Array Logic)可程式陣列邏輯  

.PLA(Programmable Logic Array)可規畫邏輯陣列   

.GAL(Generic Arrya Logic)通用型可程式陣列邏輯 

.PEEL(Programmable Electrically Logic)電子式清除的邏輯

2.          CPLD複雜型PLD(Complex PLD)

3.          FPGA現場可規劃閘陣列(Field Programmable Gate Array)

三、應用規格晶片ASIC(Application Specific Integrated Circuit):高效能、高經濟效、高電路容積及開發週期短的特點。

(1)Gate Array 閘陣列晶片  (2)Standard Cell標準晶胞晶片   (3)Cell-Based IC
(4)Full Custom IC
完全訂製型晶片

PLD 可程式邏輯元件(Programmable Logic Device),又分

SPLD

PROM

OR陣列可程式化,幾乎可完成所有組合邏輯,但輸入腳數少,本身是記憶體,很少用來當邏輯元件。

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PLA(PLS)

ORAND陣列階可程式化,價格較貴。

 

PAL

AMD/MMI公司的註冊商標。AND陣列可程式化,輸出各有不同的類型。電晶體製程,速度快,只能燒錄一次。

PALCE16V8A-25 20L8A

GAL

PAL發展出的,用EEPROM技術。以Macrocell作輸出,可模擬各類型的PAL輸出架構。一般GAL可以被重覆燒錄100次以上,MOS製程,消耗功率低但速度慢。

GAL 16V8B-15

GAL 20V8A

PEEL

可重燒1000次以上,可以保存10年以上,較GAL實用。

PEEL 22CV10

CPLD

 

Xilinx發明,Flash技術。數千~數十萬閘間,延遲時間固定、容易設計。由許多個邏輯方塊組成,各邏輯方塊相似於一個簡單的PLD。邏輯方塊間的關係由可程式化連接。

AlteraMax 5000及Max 7000系列

FPGA

 

SRAM+EEPROM技術,閘比CPLD少,以暫存器為主,其繞線(routing)複雜致延遲時間較長且不固定,學習較困難

 

應用規格晶片ASIC(Application Specific Integrated Circuit)

Gate Array

積體電路廠商,提供已部份完成之電晶體佈局,由應用者根據此母體,來加上數層光罩(三層或四層)來構成各個電晶體之間的連線關係,以達成電路設計的需求。此製作方式所更動之光罩數少,故NRE費用較少,時程較短,但受限於所選母體之限制,故單價成本較高。

Standard Cell

以積體電路廠商所擁有的標準Cell為基礎,將所設計的邏輯電路,由這些Cell來合成。因結構之可變性加大,故所需設計之光罩層數,較Gate Array(十三層以上)。使單價之成本降低,因其整合性較高但相對地要付出較高的NRE費用及較長時程。通常,如有整合入RAMROM時,即需要用Standard Cell的方式來降低電路所佔用的晶圓面積。

Cell-Based IC(CBA)

綜合Gate ArrayStandard Cell的特點所構成。將設計之邏輯電路中的不同模組,均以Cell的方式來建立。如僅改變某一個模組中的電路時,只需更改相對應的Cell的光罩即可。所以,可將一些固定不變的Cell,以固定的光罩來製成,而將可變化的電路設計部份以另外的光罩來構成。如此在第一次製作時,需負擔每一層的光罩費用。而往後的變更設計中,則僅需要更改所需更動的光罩即可。

Full Custom IC

完全以客戶所委託的電路設計為考量,將電路作成最佳的整合,以得到一個單價最便宜性能最優越的解決方法,但其所必須相對付出的是更高的NRE費用與更長的開發製作週期。

 

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